Deserialização em FPGA Xilinx Spartan 6

[pnts]

Boas,

Tenho alguma experiência com FPGAs mas não o suficiente (fazer contadores simples, processos síncronos, etc), no entanto, agora tenho que desenvolver algo mais complexo: tenho um problema sobre de-serialização para fazer numa FPGA Spartan-6.

1. Como entrada tenho dois pares de dados LVDS de 8 bits a transmitir a 320MHz e um par LVDS com o relógio de de-serialização onde cada nível corresponde a um bit nos dados LVDS.

2. Como saída do bloco pretende ter uma palavra de 16 bits a 40MHz de-serializada dos dados LVDS.

3. O bloco de de-serialização deve poder ser ajustado em termos de fase (phase shift) e deslocamento do bit de inicialização (bit slip)

Será que alguém me pode ajudar? Já fiz uma pesquisa na web mas ainda não encontrei o que pretendo.

Obrigado,

P. Santos

[blindado]

Gostava de pelo menos perceber alguma coisa do que disseste
Desculpa, mas não faço ideia de como te ajudar.

[pnts]

Olá Blindado,

agradeço a tua preocupação e a tua resposta, mesmo que não me ajude muito.
No entanto, o esquema que eu apresentei acima pode ser o problema de, por exemplo, quem tem uma placa de teste (ou test kit) da xilinx com uma memoria DDR instalada. Para comunicar com a memoria precisa de criar um bloco deste género. Mas, no meu caso eu preciso de uma coisa genérica.

Não acredito que em Portugal não haja quem saiba fazer isto....

Cumprimentos,

Pedro

[pnts]

Olá novamente,

Nunca pensei que esta questão fosse assim tão difícil... Não receber nem uma dica é desmotivante...

No entanto agradeço a todos os que leram o post para perceber o problema.

PSantos