Deserialização em FPGA Xilinx Spartan 6

[pnts]

Boas,

Tenho alguma experiência com FPGAs mas não o suficiente (fazer contadores simples, processos síncronos, etc), no entanto, agora tenho que desenvolver algo mais complexo: tenho um problema sobre de-serialização para fazer numa FPGA Spartan-6.

1. Como entrada tenho dois pares de dados LVDS de 8 bits a transmitir a 320MHz e um par LVDS com o relógio de de-serialização onde cada nível corresponde a um bit nos dados LVDS.

2. Como saída do bloco pretende ter uma palavra de 16 bits a 40MHz de-serializada dos dados LVDS.

3. O bloco de de-serialização deve poder ser ajustado em termos de fase (phase shift) e deslocamento do bit de inicialização (bit slip)

Será que alguém me pode ajudar? Já fiz uma pesquisa na web mas ainda não encontrei o que pretendo.

Obrigado,

P. Santos